在AI算力需求指数级增长的今天，内存带宽与容量已成为制约大模型训练和推理的关键瓶颈。澜起科技近日宣布在业界率先试产CXL 3.2 MXC（内存扩展控制器）芯片，这一突破性进展直接瞄准了数据中心与AI基础设施的“内存墙”难题。作为科技前沿的重要探索，该芯片基于PCIe 6.x和CXL 3.2协议，最高支持64 GT/s数据传输速率，并集成双DDR5内存控制器，可驱动8000 MT/s的DDR5内存。这不仅是一次硬件升级，更意味着AI应用的规模化落地将获得更高效的内存扩展路径。
从CXL 1.0到3.2：内存互联协议的进化之路
CXL（Compute Express Link）协议自诞生以来，便致力于解决CPU、GPU、内存等异构设备之间的高速互联问题。从最初的CXL 1.0/1.1支持缓存一致性，到CXL 2.0引入内存池化与交换，再到CXL 3.0/3.2实现更灵活的拓扑和更高的带宽，每一代演进都伴随着最新科技的突破。澜起本次推出的CXL 3.2 MXC芯片，正是这一技术路线的集大成者。
CXL 3.2协议最大的亮点在于支持Type 3设备（内存扩展控制器），允许主机通过CXL.mem和CXL.io协议直接访问远端内存，从而实现“内存容量即服务”的架构。与上一代CXL 2.0相比，CXL 3.2将带宽提升至PCIe 6.0的64 GT/s，延迟降低约30%，同时支持更复杂的多级交换结构。这意味着数据中心可以像堆积木一样组合内存资源，按需扩展，而无需替换整机。
对于AI训练场景，大模型参数动辄千亿级别，传统DDR5内存插槽的物理限制让单机内存容量难以突破TB级。CXL 3.2 MXC的出现，让服务器可以轻松挂载数TB甚至数十TB的共享内存池，显著降低大模型训练中的数据交换瓶颈。这一技术路线已被AI技术领域的主流玩家认可，成为未来数据中心内存架构的确定性方向。
芯片硬实力：双DDR5控制器与PCIe 6.0 PHY的协同设计
澜起CXL 3.2 MXC芯片的核心竞争力在于其高度集成的硬件架构。芯片内部集成了PCIe 6.x PHY、DDR5 PHY、双RISC-V处理器子系统以及丰富的管理接口。其中，双DDR5内存控制器支持8000 MT/s的速率，相比主流DDR5-5600提升了超过40%，这意味着内存带宽几乎翻倍。
更关键的是，该芯片全面支持PCIe 6.0标准，采用PAM4信号调制和FEC纠错，在保持高速传输的同时确保信号完整性。与PCIe 5.0的32 GT/s相比，64 GT/s的速率使得CXL链路上的内存访问延迟大幅降低，接近本地内存性能。此外，双RISC-V处理器并非用于通用计算，而是专门负责协议转换、热插拔管理、错误隔离等控制面任务，这种分工让主CPU可以专注于核心计算。
澜起同步提供了完整的SDK和分析测试工具，帮助客户快速完成产品开发与兼容性验证。对于服务器厂商来说，这意味着可以直接基于标准PCIe AIC或EDSFF形态卡设计CXL内存扩展产品，大幅缩短研发周期。如果你正在寻找提升AI绘图效率的硬件方案，不妨看看AI画图工具背后的硬件生态。
AI大模型时代：内存扩展如何打破“算力-内存”剪刀差
当前AI大模型训练面临一个尴尬局面：GPU算力每两年翻4倍，但内存带宽和容量每两年仅翻1.5倍，这种“剪刀差”导致模型训练时频繁出现数据搬运瓶颈。CXL 3.2 MXC的规模化部署，可以从三个层面破局：
第一，容量扩展。通过CXL内存池，单台服务器可以挂载多个MXC卡，每个卡连接若干DDR5内存模组，内存容量轻松达到TB级别，满足千亿参数模型的全量加载需求。第二，带宽共享。多个GPU通过CXL总线共享同一个内存池，避免了传统CPU-GPU之间PCIe链路的带宽争抢。第三，成本优化。相比昂贵的HBM（高带宽内存），DDR5+CXL方案的单位容量成本低一个数量级，尤其适合推理场景。
这一趋势与AI技术的落地需求高度吻合。例如，在文生图应用中，模型需要频繁加载大尺寸的噪声潜空间和文本编码器，传统DRAM容量不足会导致频繁换出，影响生成速度。而CXL内存扩展可以在不增加GPU显存的前提下，将部分中间结果卸载到CXL内存中，实现“显存+扩展内存”的混合架构。如果你想体验更高效的文生图，背后的硬件革新正在默默加速。
产业链协同：三星、SK海力士为何集体押注CXL生态
澜起这次试产并非孤军奋战。其CXL 3.2 MXC芯片已成功导入三星、SK海力士等内存巨头的下一代CXL产品中，并完成了初步验证。这意味着整个内存产业链正在围绕CXL协议构建新的标准：内存模组厂商不再只卖标准DIMM，而是开始提供CXL内存模块，甚至支持热插拔和动态容量分配。
三星和SK海力士的选择背后，是DRAM市场从“容量竞争”转向“互联竞争”的战略考量。传统DRAM市场增长放缓，而CXL能够将内存模组从“被动存储”升级为“主动互联设备”，附加值大幅提升。此外，CXL内存池可以兼容不同厂商的DRAM颗粒，打破了过去必须插满同品牌内存的约束，这为内存模组厂提供了差异化竞争的窗口。
对于数据中心运营商而言，CXL生态的成熟意味着硬件采购不再受制于单一供应商。你可以从AI工具导航中寻找更多提升硬件效率的软件方案，硬件层面则由CXL标准保障了互操作性。
开发者视角：从芯片到SDK，如何加速CXL产品落地？
澜起不仅提供芯片，还同步推出了完整的SDK和分析测试工具。这套工具链包括：设备驱动、内存管理库、性能剖析工具、以及兼容性测试套件。对于系统集成商而言，这意味着可以直接基于MXC芯片开发自定义的CXL内存扩展卡，无需从零编写底层驱动。
开发者在实际部署中会遇到几个关键挑战：首先是物理层兼容性，PCIe 6.0的retimer和信号完整性测试远比PCIe 4.0复杂，澜起提供的参考设计可以大幅降低这部分风险。其次是内存一致性管理，CXL Type 3设备需要正确处理主机端的内存缓存刷新指令，SDK中封装了标准API。最后是热插拔与故障切换，多路CXL环境下的可靠性需要大量验证，而澜起的测试工具可以模拟各种异常场景。
如果你正在搭建AI推理集群，不妨关注AI工具箱中的资源调度方案，它们可以与CXL内存池联动，实现更高效的内存分配。
未来展望：CXL 3.2之后，内存扩展的终极形态是什么？
CXL协议本身仍在快速迭代，CXL 4.0已经提上议程，预计支持PCIe 7.0的128 GT/s速率。但更值得关注的是，CXL正在从“内存扩展”向“内存计算”演进。未来，CXL设备可能集成更多的计算单元，例如在内存控制器附近嵌入近存储处理单元，直接在数据存储位置完成过滤、聚合等操作，减少数据搬运。
另一个方向是光互联。当前CXL链路的物理层仍基于电信号，传输距离有限（一般不超过1米）。如果引入光互联，CXL内存池可以跨越机架甚至楼层，实现真正的“数据中心级内存池”。当然，这需要光学PHY的成本大幅下降，预计3-5年内有望进入商用。
澜起此次试产CXL 3.2 MXC，不仅是公司自身的技术里程碑，更标志着内存产业从“异构”走向“池化”的拐点。对于AI开发者而言，这意味着未来编写代码时，可能不再需要操心显存和内存的边界——系统会自动分配最合适的存储层级。正如澜起总裁所言，这是AI时代内存需求持续增长下的必然选择。而科技前沿的探索，永远在下一块芯片中。